Verilog学习

体系

杂记

1. 在设计模块时使用input/output来表示输入与输出，是说“我要接收/给出信号”，而在仿真时我们是实际上要给模组发出信号或是捕获模组信号，分别用reg与wire表示。

2. 赋值写法:n'bxxx表示n位binary数据，xxx就是你要的数据

3. #10这种是不是表示等待时间，而单位是看`timescale是怎么写的

4. 同步复位：要等时钟到来才复位，慢半拍； 异步复位：不管现在在干嘛，不管按键按没按，只要复位一来，立刻复位！